威盛Nano“凌珑”平台架构解析及测试

Small is Beautiful 凌珑处理器上市

今年假期最长的国庆黄金周刚刚过去，被喻为威盛未来希望的Isaiah微架构“Nano处理器”就正式上市了。Nano处理器中文定名为“凌珑”，将锁定主流PC市场和和口袋尺寸的超便携设备，包括MID、 UMPC及低端PC市场。比起Intel和AMD两家财大气粗的处理器大厂， Isaiah处理器是由一个不到100人的顶尖设计团队完成，实在是一项难能可贵的成就，核心架构的功能和性能相比自家上代的C7处理器有了大幅提升。自Net-book创造出一个新的市场增长点以来，VIA能否凭借Nano处理器压倒Intel Atom处理器，扩展其全球X86处理器的市场，一时间成为市场的关注焦点。

本篇我们将给各位读者带来VIA EPIA-SN with Nano L2100（ES版）处理器以及全新Isaiah微架构的解析，并与VIA上代C7、Intel Atom处理器进行对比测试。

在之前的发布会上，威盛总经理陈文琦表示， Nano处理器延续了C7省电节能的特性，更是威盛首次采用了Superscalar Speculative Out-Of-Order ( 超纯量猜测乱序微架构 ) 设计产品，在相同功耗表现下性能大幅提升4倍，将延续威盛在低功耗x86处理器的优势。

据了解，VIA Isaiah处理器是威盛在美国的子公司 Centaur Technology的研发团队设计而成，采用65纳米设计，由富士通代工，支持64位微处理架构、高性能多媒体运算和虚拟技术，并可与威盛C7处理器脚位兼容，使系统开发商轻松的将现有产品线迅速升级。

威盛Nano处理器共有两种规格的产品，针对主流桌上型和移动式计算机系统的是 Nano L系列处理器，初期将推出两款型号，分别为L2200及L2100，核心频率为1.6GHz及1.8GHz，支持800Mhz V4 BUS，最高TDP为17W及25W。

此外，针对小型桌面计算机和超便携设备例如Net-book，推出极端低功耗的U系列，初期将推出四款型号，分别为 U2300、U2350、U2400及U2500，核心频率为1.0GHz、1.3GHz、1.3GHz+及1.2GHz，同样支持 800MHz V4 Bus，最高TDP为5W、 8W、 8W及6.8W 。值得注意的是，威盛Nano的型号数字与核心频率与TDP没有任何关连，因为无法从型号数字上判断规格，希望威盛可以注意这点，避免造做不必要的混淆。

首次采用Out-of-Order Isaiah微架构解析

Isaiah微架构是威盛首款采用全新64位超纯量猜测乱序微架构（ 64-bit Superscalar Speculative Out-Of-Order MicroArchitecture) ，支持超纯量（ Superscalar ）和亂序架构、微指令聚合 (Micro-Fusion) 以及巨指令聚合 (Macro-Fusion) 的功能和精密的分支预测功能，大幅提升处理器性能和性能。相比上代威盛C7 处理器与 Intel Atom 处理器的 In-Order 架构，可以藉由排程机制决定那些指令可以提早执行，处理器可以不用顺序执行，以防止部份指令所需DATA 尚未完成造成延迟。

现在主流的处理器大部份均采用Out-of-order设计，由于设计相对复杂，芯片大小及功耗相对提升，对于威盛Isaish 微架构锁定主流PC市场和新类型应用设备，包括了MID 、 UMPC及低端PC市场来说，对于资源有限的威盛来说绝对是重大挑战。

对于上代威盛C7处理器与Intel Atom处理器拥有2个ALU，新一代威盛Isaiah拥有3个ALU，每个周期可执行3个完整的x86指令，并支持Micro-ops（微操作）技术，每个周期最高支持3组Micro-ops指令。在Out-Of-Order情况下，威盛Isaiah拥有7个执行埠可同时处理7个Micro-ops指令及收回3个Micro-ops指令。

强化分支预取机制 全新的Cache Subsystem

威盛Isaiah微架构在分支预取（Branch Prediction）作出强化，在两个不同的Pipeline Stage上合共拥有8个 Predictors。在Fetch Pipeline Stage拥有3个Predictors，可按照条件变化作分支预试，当这些Predictors在Fetch Pipeline Stage没有被作用，将可用于Translate Stage作为overflow Predictor或一般的Predictor。

VIA Isaiah微架构拥有16-Way set associative 128KB L1 Cache，其中64KB为Instruction Cache（指令缓存）、 64KB为Data Cache（数据缓存），并拥有 Store Q及WC Buffer。

L2 Cache方面，采用16-Way set associative 1MB容量，与AMD一样拥有Exclusive设计，即不会与L1 Cache内容重迭以提升L2 Cache的有效容量，间接令命中率提升。

VIA Isaiah微架构为提升data-prefetch性能，特别加入了64-line Prefetch cache取代直接于L2 Cache读取，这个机制可以有效改善L2 Cache在细碎数据的命中率，尤其是有效时间甚短的Prefetched Data。